初级考试考前辅导试卷四

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1.
下列关于亚稳态描述错误的是（）。
电路处于中间状态的时间变长，使得电路“反应”迟钝的现象，叫做亚稳态
对于单比特控制信号采用二级触发器缓冲，可以几乎消除亚稳态
对于多比特数据可以采用握手的方式来消除亚稳态
异步FIFO不能用于解决亚稳态问题
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2.
下列优化方法中哪两种是提高运行速度（速度优化）方法：（）。
①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法
①⑤
②③
②⑥
①⑥
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3.
在FPGA 设计中对时钟的使用错误的是（）。
对时钟进行逻辑操作可增强时钟的稳定性
FPGA 芯片有固定的时钟路由
需要对时钟进行相位移动或变频的时候建议使用FPGA 芯片自带的时钟管理器
FPGA 芯片自带的时钟管理器有减少时钟抖动和偏差的作用
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4.
基于EDA软件的FPGA / CPLD 设计流程为：（）。
原理图/HDL 文本输入→功能仿真→ 综合→ 适配→ 时序仿真→ 编程下载→测试。
原理图/HDL 文本输入→时序仿真→ 综合→ 适配→ 功能仿真→ 编程下载→测试。
原理图/HDL 文本输入→功能仿真→ 适配→ 综合→ 时序仿真→ 编程下载→测试。
原理图/HDL 文本输入→功能仿真→ 时序仿真→ 综合→ 适配→ 编程下载→测试。
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5.
大规模可编程器件主要有CPLD 和FPGA 两类，下面对FPGA 结构与工作原理描述中，正确的是（）。
FPGA 全称为复杂可编程逻辑器件
FPGA 是基于哈佛结构的可编程逻辑器件
基于SRAM 的FPGA 器件，每次上电后必须进行一次配置
在Intel公司生产的器件中， MAX7000 系列属于FPGA结构
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6.
已知reg的setup,hold时间，时钟周期为period，则中间组合逻辑的delay范围为（）。
Delay < period - setup – hold
Delay > period - setup – hold
Delay > period + setup + hold
Delay < period - setup + hold
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7.
下列EDA软件中，哪一个不具有逻辑综合功能（）。
Max+Plus II
ModelSim
Quartus II
Synplify
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8.
在处理常数乘法的时候，若还是使用乘法器将会造成大量的不必要的面积开销，可以使用移位加法代替，若要实现b*10，则下列最优选项为（）。
b*10
(b+b+b+b+b) << 1
b<<3+b<<1
b<<4-b<<2-b<<1
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9.
Intel Cyclone器件不支持的配置方式（）。
JTAG 模式
PS 模式
32位并行配置
AS 模式
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10.
针对Verilog HDL 语言中的case语句说法不正确的是（）。
case 语句表达式的取值可以超出语句下面列出的值的范围
语句各分支表达式允许同时满足case表达式的值
条件语句中的选择值需要完整覆盖表达式的取值范围
保险起见，case语句最后分枝最好都加上default 语句
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11.
关于阻塞赋值和非阻塞赋值描述正确的是（）。
设计时序电路时应尽量使用阻塞赋值方式
设计组合逻辑电路时建议使用阻塞赋值
可以在两个或者两个以上的always 过程中对同一变量赋值
对同一个变量可以既进行阻塞赋值，又进行非阻塞赋值
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12.
实现下列结果正确表达式为（）。
assign out=sel? in1:in0
assign out=sel&& in1&&in0
assign out=sel||in1||in0
assign out=sel|| in1&&in0
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13.
目前FPGA设计输入，即设计方法有多种，以下哪个不是开发FPGA的方法（）。
原理图式设计方法
VHDL语言描述设计方法
Verilog 语言描述设计方法
在非嵌入式开发中，利用纯C 语言设计描述
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14.
以下代码描述的是（）。
module test(Q,D,CLK)
input D,CLK;
output Q;
reg Q;
always @ (posedge CLK)
begin Q <= D; end
endmodule
基本D触发器
锁存器
加法器
乘法器
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15.
a=5’b11001；b=3’b101；则c=a&b的结果为（）。
3’b001
5’b00001
5’b11001
5’b11111
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16.
下列异或操作结果错误的是（）。
0 XOR 1 = 0
0 XOR 0 = 0
1 XOR 1 = 0
1 XOR 0 =1
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17.
INTEL FPGA芯片不包括（）。
Cyclone V
Kintex-7
Arria
Stratix
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18.
大规模可编程器件主要有CPLD 和FPGA 两类，其中CPLD 通过（）实现其逻辑功能。
查找表(LUT)
输入缓冲
可编程乘积项逻辑
输出缓冲
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19.
如果网线型变量说明后未使用，那么其缺省值为（）
0
1
z
x
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20.
以下代码描述的是（）。
module test(Q,D,CLK)
input D,CLK;
output Q;
reg Q;
always @ (posedge CLK)
begin Q <= D; end
endmodule
基本D触发器
锁存器
加法器
乘法器
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21.
Intel FPGA都有以下哪几个系列（）。【多选题】
Cyclone
Stratix
Arria
AgileX
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22.
Cyclone V SoC FPGA里有以下哪些资源（）。【多选题】
HPS（Hard Process System）
LAB
时钟资源
IOB
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23.
Intel FPGA中Nios II可以挂载以下哪些IP核（）。【多选题】
PIO
UART
DMA
SDRAM控制器
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24.
用于开发、设计、调试包含Intel FPGA 软核处理器的FPGA系统，可能会用到以下哪些工具（）。【多选题】
Qsys
Eclipse
Altera-Modelsim
Quartus
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25.
以下属于常见的Avalon总线接口的是哪些（）。【多选题】
Avalon-MM
Avalon-ST
Avalon-XX
AXI
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26.
以下哪些是SoC FPGA芯片（）。【多选题】
5CSEBA2U19C7
5CSXFC6D6F31C6
EP4CGX30CF19I7
EP4CE10E22C8
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27.
以下哪些FPGA芯片是可以使用Nios 软核处理器的（）。【多选题】
5CSEBA2U19C7
5CSXFC6D6F31C6
EP4CGX30CF19I7
EP4CE10E22C8
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28.
Cyclone V SoC硬核处理器系统设计中会包含哪些接口或总线（）。【多选题】
AXI-FPGA to HPS
AXI-HPS to FPGA
AXI-Low Height
Avalon-MM
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29.
以下哪些语言可以用于FPGA设计（）。【多选题】
VHDL
Verilog
Java
C#
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30.
以下表示十进制数值155，正确的是（）。【多选题】
16’d155
16’h9B
16’o233
16’b10011011
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31.
FPGA的全称是Field－Programmable Gate Array。
对
错
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32.
FPGA 的基本可编程逻辑单元是由查找表和寄存器组成的，查找表完成纯组合逻辑功能。
对
错
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33.
wire [n:0] a;表示声明了一个位宽为n的信号。
对
错
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34.
{a,{2{c,d}}}等同于{a,c,c,d,d}。
对
错
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35.
以下代码实现了一个3-8译码器。
module test(clk,reset,en,in,out);
iput clk,reset,en,in;output[3:0] out;reg[3:0] out;
always @(posedge clk)
begin if(reset) out<=4 ’h0;
else if(en) out<={out,in};
end
endmodule
对
错
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36.
FPGA内部结构组成部分一般分为三部分：可编程逻辑块（ CLB）、可编程I/O 模块和可编程内部连线。
对
错
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37.
功能仿真与时序仿真的结果是完全一致的。
对
错
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38.
使用Intel FPGA进行设计时应避免使用全局时钟网络，从而保证更好的时钟性能。
对
错
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39.
if-else语句与case语句都具有优先级。
对
错
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40.
1234abc可以作为标识符。
对
错
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41.
SOC系统又称为（）系统。SOPC系统又称为（）系统。
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42.
FPGA中的LUT一般都是用来实现（）逻辑功能。
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43.
如果ain=3’b011，bin=3’b110，则{ain,bin}为（）。
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44.
assign ain = (bin > 4’d3) ? 1:0; 如果bin的值为6，则ain上的值为（）。
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45.
竞争与冒险通常出现在（）逻辑电路中。
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46.
SOC技术含义是什么？什么是SOPC?
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47.
FPGA是基于什么结构的可编程逻辑器件？其基本结构由哪几部分组成?
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