初级考试考前辅导试卷三

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1.
电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法不属于面积优化的是（）。
资源共享
流水线设计
逻辑优化
串行化
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2.
FPGA 的可编程是主要基于什么结构（）。
查找表（LUT）
ROM 可编程
PAL 可编程
与或阵列可编程
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3.
串行化设计是一种优化方式，下列哪一项对串行化设计描述正确（）。
面积优化方法，同时有速度优化效果
速度优化方法，不会有面积优化效果
面积优化方法，不会有速度优化效果
速度优化方法，可能会有面积优化效果
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4.
在Quartus工具中，综合和适配步骤的描述正确的是（）。
必须先综合才能开始适配
必须先适配才能开始综合
可以不用综合而直接开始适配步骤
综合与适配步骤没有必然联系
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5.
下列哪个阶段仿真能仿真出芯片的延迟情况（）。
前仿真
功能仿真
时序仿真
以上都不是
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6.
在verilog HDL的assign语句建模方法一般称为（）方法。
并行赋值
连续赋值
串行赋值
函数赋值
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7.
下列关于Moore状态机与Mealy状态机的特征描述错误的是（）。
Moore 有限状态机输出只与当前状态有关，与输入信号的当前值无关
从时序上看，Moore状态机属于异步输出状态机
Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化
Mealy 状态机属于异步输出状态机
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8.
时序约束的作用不包括（）。
减少逻辑和布线延时
减少资源的消耗
提高设计的工作频率
获得正确的时序分析报告
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9.
关于FPGA芯片内存储器资源描述错误的是（）。
FPGA内部有BLOCK RAM存储器
BLOCK RAM由一定数量固定大小的存储块构成的
使用BLOCK RAM资源需占用额外的逻辑资源，并且速度慢
FPGA内部有由LUT配置成的分布式存储器
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10.
进程中的信号赋值语句，其信号更新是在（）。
按顺序完成
在进程最后完成
比变量更快完成
都不对
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11.
一个四位十六个状态的格雷码计数器，起始值为1001，经过100个时钟脉冲作用之后的值为（）。
0101
0110
0011
0000
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12.
在FPGA 设计中对时钟的使用错误的是（）。
对时钟进行逻辑操作可增强时钟的稳定性
FPGA 芯片有固定的时钟路由
需要对时钟进行相位移动或变频的时候建议使用FPGA 芯片自带的时钟管理器
FPGA 芯片自带的时钟管理器有减少时钟抖动和偏差的作用
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13.
下列关于同步和异步复位描述正确的是（）。
同步复位是不受时钟影响
同步复位需要在时钟沿来临的时候才会对整个系统进行复位
使用FPGA设计时芯片的异步复位和同步复位可随意替换使用
同步复位最大的优点是, 数据通路就可以不依赖于时钟而确保清洁可控
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14.
INTEL FPGA芯片不包括（）。
Cyclone V
Kintex-7
Arria
Stratix
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15.
以下不属于硬件描述语言的是（）。
VHDL
Verilog
JAVA
AHDL
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16.
关于Quartus软件产生的编程文件描述错误的是（）。
FPGA 工程最终生产两种不同用途的文件，它们分别是.sof 和.pof
MCS文件也可用于Quartus编程
sof 是SRAM Object File ，下载到FPGA 中，断电丢失
pof 是Programmer Object File，下载到配置芯片中，上电重新配置FPGA
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17.
下列关于Verilog语言数字表示错误的是（）。
2’b01
16’d123a
10’h17b
8’h55
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18.
以下程序执行后，变量a的值为（）。
wire[7:0] a;
wire[3:0] b;
wire[3:0] c;
assign b =4’h5;
assign c =4’ha;
assign a = b + c;
8’ha5
8’hf
8’h5
8’h5a
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19.
已知reg的setup,hold时间，时钟周期为period，则中间组合逻辑的delay范围为（）。
Delay < period - setup – hold
Delay > period - setup – hold
Delay > period + setup + hold
Delay < period - setup + hold
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20.
以下代码描述的是（）。
module test(Q,D,CLK)
input D,CLK;
output Q;
reg Q;
always @ (posedge CLK)
begin Q <= D; end
endmodule
基本D触发器
锁存器
加法器
乘法器
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21.
Cyclone V SoC FPGA里有以下哪些资源（）。【多选题】
HPS（Hard Process System）
LAB
时钟资源
IOB
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22.
FPGA中LAB会有以下哪些资源（）。【多选题】
LE
ALM
DSP
LUT
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23.
用于开发、设计、调试包含Intel FPGA 软核处理器的FPGA系统，可能会用到以下哪些工具（）。【多选题】
Eclipse
Altera-Modelsim
Qsys
Quartus
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24.
以下哪些FPGA芯片是可以使用Nios 软核处理器的（）。【多选题】
5CSEBA2U19C7
5CSXFC6D6F31C6
EP4CGX30CF19I7
EP4CE10E22C8
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25.
通过下面哪些手段，FPGA可以降低深度学习的延时（）。【多选题】
充分利用整个芯片的并行性，降低计算延迟
拥有更多的计算单元和DDR3内存
拥有灵活可定制的IO，实现了确定的低IO延迟
紧密耦合的高带宽内存，并且支持可编程数据路径
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26.
对FPGA流水线结构描述正确的有（）。【多选题】
流水线设计实际上就是把规模较大、层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组暂存中间数据
流水线设计是牺牲面积换速度的一种方法，可以大大提高电路的工作频率
FPGA支持的流水线级数与CPU一样，是官方公布的，不能通过硬件或软件进行更改
FPGA流水线设计可以用来做实时处理，这也是FPGA广泛应用于通讯与视频领域的一个原因
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27.
对FPGA中查找表（LUT）描述正确的有（）。【多选题】
查找表（LUT）本质上是一个RAM，在FPGA中用来进行逻辑运算的单元
LUT具有和逻辑电路相同的功能，且具有更快的执行速度，并能完成更大规模的运算
查找表(LUT)资源可以用来实现寄存器的功能
FPGA使用LUT结构，CPLD中没有LUT
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28.
一个SoC芯片中可以包含以下哪些功能（）。【多选题】
DSP
GPIO
A/D
PLL
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29.
在Verilog中，下列哪些语句属于分支语句（）。【多选题】
if-else
Switch
Case
While
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30.
对FPGA器件的接口描述正确的有（）。【多选题】
FPGA具有大量可自定义的输入输出接口
FPGA中某些硬核IP资源的管脚被限定到了一些管脚上
FPGA的IO口，主要是按数字逻辑信号（高电平与低电平）的方式的输出
FPGA具有大量的IO口，因此FPGA适合并口通讯，不适合串行口通讯
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31.
Verilog关键字里面只有小写字母。
对
错
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32.
Tcl支持控制代码执行流程的通用控制结构，包括条件命令和循环。支持的条件命令包括if then else命令和switch语句。
对
错
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33.
通过Quartus软件中的Pin Planner可以对Intel FPGA器件的管脚输出驱动电流进行修改。
对
错
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34.
功能仿真与时序仿真的结果是完全一致的。
对
错
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35.
DSP buider不仅支持将Simulink 模型转换为VHDL/Verilog 代码，也支持将matlab程序转换为 VHDL/Verilog 代码？
对
错
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36.
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化。
对
错
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37.
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争。
对
错
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38.
异步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
对
错
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39.
if-else语句与case语句都具有优先级。
对
错
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40.
1234abc可以作为标识符。
对
错
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41.
Intel FPGA嵌入式软核的名称是（）。
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42.
HLS的英文全称是（）。
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43.
FPGA的优化过程主要是速度与（）的优化过程。
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44.
在Quartus中，将硬件描述语言转换为一些由与、或、非，触发器，RAM等基本逻辑单元组成的逻辑网表这个过程是（）。
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45.
在Verilog编程中，有一个变量类型，相对与电路的导线可以将两个或多个信号连接到一起，这个变量类型是（）。
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46.
结合您的理解，简述Verilog语句中阻塞赋值与非阻塞赋值的含义与区别，已经各自的适用的场景。
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47.
相对ARM、DSP等处理器，谈谈FPGA具有哪些优势？
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