初级考试考前辅导试卷二

下列关于亚稳态描述错误的是（）。

电路处于中间状态的时间变长，使得电路“反应”迟钝的现象，叫做亚稳态

对于单比特控制信号采用二级触发器缓冲，可以几乎消除亚稳态

异步FIFO不能用于解决亚稳态问题

对于多比特数据可以采用握手的方式来消除亚稳态

关于FPGA芯片内存储器资源描述错误的是（）。

FPGA内部有BLOCK RAM存储器

BLOCK RAM由一定数量固定大小的存储块构成的

使用BLOCK RAM资源需占用额外的逻辑资源，并且速度慢

FPGA内部有由LUT配置成的分布式存储器

关于Quartus软件产生的编程文件描述错误的是（）。

FPGA 工程最终生产两种不同用途的文件，它们分别是.sof 和.pof

MCS文件也可用于Quartus编程

sof 是SRAM Object File ，下载到FPGA 中，断电丢失

pof 是Programmer Object File，下载到配置芯片中，上电重新配置FPGA

综合是EDA 设计的关键步骤，下面对综合的描述中错误的是（）。

综合就是把抽象设计中的一种表示转换成另一种表示的过程

综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD 相映射的功能网表文件

综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的

为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束

下列标识符中，不合法的标识符是（）。

State0

9moon

Not_Ack_0

signall

下列结构不属于Intel FPGA的组成部分的是（）。

CLB

PLL

Power CPU

IOB

以下哪个不是Intel FPGA的特点（）。

易于使用

实时性好

低延时

支持高级语言（Python等）直接编程

以下电路代表的是（）。

译码器

选择器

移位寄存器

锁存器

下列关于任务task和函数function不同点描述错误的是（）

函数只能与主模块共用同一个仿真时间单位，而任务可以定义自己的仿真时间单位

函数不能启动任务，而任务能启动其它任务和函数

任务至少要有一个输入变量，而函数可以没有或有多个任何类型的变量

函数返回一个值，而任务则不返回值

10.

下列敏感信号的表示属于边沿敏感型的是（）。

always@(posedge clk or posedge clr)

always@(A or B)

always@(posedge clk or clr)

always @ (*)

11.

关于阻塞赋值和非阻塞赋值描述正确的是（）。

设计组合逻辑电路时建议使用阻塞赋值

设计时序电路时应尽量使用阻塞赋值方式

可以在两个或者两个以上的always 过程中对同一变量赋值

对同一个变量可以既进行阻塞赋值，又进行非阻塞赋值

12.

已知a=1b’1，b=3b’001，那么{a，b}=（）。

‘b0011

(1).A (2).C (3).D (4).D (5).B

(1).C (2).C (3).D (4).A (5).B

(1).D (2).C (3).C (4).D (5).B

13.

已知a=1b’1，b=3b’001，那么{a，b}=（）。

‘b0011

‘b001

‘b1001

‘b101

14.

关于锁存器（latch）和触发器（flip-flop）的描述错误的是（）。

电平敏感的存储器件称为锁存器

锁存器可分为高电平锁存器和低电平锁存器

触发器是有交叉耦合的门构成的双稳态的存储原件

锁存器为边缘敏感

15.

在FPGA EDA开发工具中，IP的中文含义是（）。

网络供应商

知识产权核

系统编程

网络地址

16.

请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于（）。

ROM

CPLD

FPGA

GAL

17.

在Quartus工具中，综合和适配步骤的描述正确的是（）。

必须先综合才能开始适配

必须先适配才能开始综合

可以不用综合而直接开始适配步骤

综合与适配步骤没有必然联系

18.

Quartus Prime是（）公司针对fpga的集成开发工具。

Xilinx

Lattice

Intel

Mentor

19.

下列哪项数据不是在约束文件中定义的（）。

管脚属性

FPGA芯片型号

元器件应用领域

以上都是

20.

Quartus 中嵌入式逻辑分析仪是（）。

in-system memory content editor

ip catalog

SignalTap

platform designer

21.

给寄存器reg [3:0]cnt赋值十进制数10，下面哪些是正确的（）。【多选题】

cnt <= 10

cnt <= 4’d10

cnt <= 3’d10

cnt <= 4’hA

22.

用于开发、设计、调试包含Intel FPGA 软核处理器的FPGA系统，可能会用到以下哪些工具（）。【多选题】

Qsys

Eclipse

Altera-Modelsim

Quartus

23.

以下哪些是组合逻辑电路中常见的逻辑门（）。【多选题】

与门

与非门

异或门

D触发器

24.

用verilog实现异或逻辑功能，以下正确的是（）。【多选题】

C=A^B

C=A（~B）+(~A)B

C=AB

C=A+B

25.

一个SoC芯片中可以包含以下哪些功能（）。【多选题】

DSP

GPIO

A/D

PLL

26.

以下哪些是SoC FPGA芯片（）。【多选题】

5CSEBA2U19C7

5CSXFC6D6F31C6

EP4CGX30CF19I7

EP4CE10E22C8

27.

下面关于Avalon-ST总线描述正确的是（）。【多选题】

Avalon-ST是Avalon Stream的简写

Avalon-ST主要用于端点间高速、低延迟的数据传输

Avalon-ST总线用于单向传输数据

Avalon-ST总线与Avalon-MM总线接口定义完全一致

28.

在Verilog硬件描述语言中对运算符优先级描述正确的是（）。【多选题】

合并运算符{}优先级最高

条件判断符?:优先级低于逻辑运算符

乘法运算符优先级高于&&逻辑与运算符

算术运算符优先级最低

29.

在Quartus Prime开发环境中可以使用以下哪些方式来进行管脚分配（）。【多选题】

Assignment Editor

Pin Planner

使用Tcl脚本

使用SignalTap

30.

Verilog硬件描述语言中包含的基础类型有（）。【多选题】

reg型

wire型

integer型

parameter型

31.

state，State ，这是两个相同的标识符。

对

错

32.

时序仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。

对

错

33.

FPGA的结构是基于SRAM的，掉电后芯片内的信息将不会消失。

对

错

34.

嵌套使用 IF 语句，其综合结果可实现带优先级且条件相与的逻辑电路

对

错

35.

Localparam参数可以在编译时覆盖。

对

错

36.

Verilog对大小写不敏感。

对

错

37.

1234abc可以作为标识符。

对

错

38.

阻塞赋值(=)用于描述组合逻辑，非阻塞赋值(<=)用于描述时序逻辑。

对

错

39.

FPGA内部结构组成部分一般分为三部分：可编程逻辑块（ CLB）、可编程I/O 模块和可编程内部连线。

对

错

40.

Tcl是一种脚本语言，它被解释而不是编译。

对

错

41.

SOPC的英文全称为（）。

42.

Intel FPGA嵌入式软核的名称是（）。

43.

Intel FPGA 中LAB全称是（）。

44.

输出不仅取决于当前状态，还和输入有关的状态机称之为（）。

45.

时钟约束“create_clock -name clk100 -period 10 -waveform {0.00 5.00} [get_ports ClkIn]”
表示约束时钟的周期为（）ns。