初级考试考前辅导试卷一

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1.
下列对异步信号进行同步的描述错误的是（）。
采用保持寄存器加握手信号的方法
特殊的具体应用电路结构,根据应用的不同而不同
使用锁存器
异步 FIFO
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2.
FPGA 的可编程是主要基于什么结构（）。
查找表（LUT）
ROM 可编程
PAL 可编程
与或阵列可编程
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3.
对时钟约束“create_clock -name clk100 -period 10 -waveform {0.00 5.00} [get_ports ClkIn]”的表述不正确的是（）。
周期为10ns
0到5ns期间为不定态
占空比为50%
时钟信号名称为“clk100 ”
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4.
下列哪些语句不可以被综合成电路（）。
initial
always
assign
for
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5.
片上可编程器件的英文缩写是（）。
SOP
SOPC
SOC
SPI
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6.
下列关于同步和异步复位描述正确的是（）。
同步复位是不受时钟影响
使用FPGA设计时芯片的异步复位和同步复位可随意替换使用
同步复位需要在时钟沿来临的时候才会对整个系统进行复位
同步复位最大的优点是, 数据通路可以不依赖于时钟而复位可用
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7.
一个四位十六个状态的格雷码计数器，起始值为1001，经过100个时钟脉冲作用之后的值为（）。
0101
0011
0110
0000
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8.
下列关于亚稳态描述错误的是（）。
电路处于中间状态的时间变长，使得电路“反应”迟钝的现象，叫做亚稳态
对于单比特控制信号采用二级触发器缓冲，可以几乎消除亚稳态
对于多比特数据可以采用握手的方式来消除亚稳态
异步FIFO不能用于解决亚稳态问题
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9.
关于FPGA芯片内存储器资源描述错误的是（）。
FPGA内部有BLOCK RAM存储器
使用BLOCK RAM资源需占用额外的逻辑资源，并且速度慢
BLOCK RAM由一定数量固定大小的存储块构成的
FPGA内部有由LUT配置成的分布式存储器
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10.
INTEL FPGA芯片不包括（）。
Cyclone V
Kintex-7
Arria
Stratix
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11.
关于Quartus软件产生的编程文件描述错误的是（）。
sof 是SRAM Object File ，下载到FPGA 中，断电丢失
MCS文件也可用于Quartus编程
FPGA 工程最终生产两种不同用途的文件，它们分别是.sof 和.pof
pof 是Programmer Object File，下载到配置芯片中，上电重新配置FPGA
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12.
IP 核在EDA 技术和开发中占有很重要的地位，提供VHDL 硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP 核为（）。
硬件IP
固件IP
软件IP
都不是
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13.
大规模可编程器件主要有CPLD 和FPGA 两类，下面对FPGA 结构与工作原理描述中，正确的是（）。
FPGA 全称为复杂可编程逻辑器件
FPGA 是基于哈佛结构的可编程逻辑器件
基于SRAM 的FPGA 器件，每次上电后必须进行一次配置
在Intel公司生产的器件中， MAX7000 系列属于FPGA结构
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14.
大规模可编程器件主要有CPLD 和FPGA 两类，其中CPLD 通过（）实现其逻辑功能。
输入缓冲
可编程乘积项逻辑
查找表(LUT)
输出缓冲
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15.
下列不属于Verilog HDL中的循环语句是（）。
jump
for
while
repeat
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16.
如果网线型变量说明后未使用，那么其缺省值为（）。
0
1
x
z
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17.
下面程序段的运行结果不正确的是（）。
`timescale 10ns/1ns
fork
#20 r=1’b 0;
#10 r=1’b 1;
#15 r=1’b 1;
#25 r=1’b 1;
#5 r=1’b 0;
join
initial $monitor($time ,,,”r=%b”,r );
Endmodule
0 r=x
45 r=1
70 r=0
20 r=0
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18.
实现下列结果正确表达式为（）。
assign out=sel&& in1&&in0
assign out=sel? in1:in0
assign out=sel||in1||in0
assign out=sel|| in1&&in0
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19.
在一组格雷码中，任意相邻的两组编码之间只有一位不同，常用于通信系统。二进制编码转化为格雷码编码的步骤是：格雷码最高位与二进制码相同；格雷码第i位等于二进制码的第i与第i+1位异或。补充完整下列9位二进制码转9位格雷码编码器。
module Bin2Gray #(
parameter PTR = ( 1 )
) (
input wire [PTR : 0] Bin,
output wire [PTR : 0] Gray
);
assign Gray[PTR] = Bin[PTR];
generate
( 2 ) i;
for( i = 0; i < PTR; i++ ) begin
assign Gray[i] = Bin[i] ^ Bin[i+1];
end
endgenerate
endmodule
请在下面选择正确的答案组合
(1) A.8 B.7 C.9 D.10
(2) A.int B.real C.genvar D.char
(1).B (2).C
(1).D (2).A
(1).A (2).C
(1).C (2).D
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20.
关于锁存器（latch）和触发器（flip-flop）的描述错误的是（）。
电平敏感的存储器件称为锁存器
锁存器可分为高电平锁存器和低电平锁存器
触发器是有交叉耦合的门构成的双稳态的存储原件
锁存器为边缘敏感
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21.
Intel FPGA都有以下哪几个系列（）。【多选题】
Stratix
Cyclone
Arria
AgileX
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22.
Cyclone V SoC FPGA里有以下哪些资源（）。【多选题】
HPS（Hard Process System）
LAB
时钟资源
IOB
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23.
以下哪些是组合逻辑电路中常见的逻辑门（）。【多选题】
异或门
与门
与非门
D触发器
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24.
Nios II软核里可以包含以下哪些组件（）。【多选题】
地址发生器
异常控制器、控制寄存器组
程序控制器、通用寄存器组
中断控制器、算数逻辑单元
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25.
Cyclone V SoC硬核处理器系统设计中会包含哪些接口或总线（）。【多选题】
AXI-HPS to FPGA
AXI-FPGA to HPS
AXI-Low Height
Avalon-MM
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26.
Verilog硬件描述语言中包含的基础类型有（）【多选题】
reg型
wire型
integer型
parameter型
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27.
下面关于Avalon-MM总线描述正确的是（）【多选题】
Avalon-MM是Avalon Memory-Mapped的简写
Avalon-MM总线支持master和slave端进行数据的读写
Avalon-MM主要用于微处理器、存储器、DMA传输等
Avalon-MM不支持master从slave端读取数据
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28.
Verilog硬件描述语言中包含的基础类型有（）。【多选题】
reg型
wire型
integer型
parameter型
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29.
下列哪些电路属于常用的组合逻辑电路（）。【多选题】
多路选择器
比较器
38译码器
Pipeline流水线寄存器
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30.
关于下面代码说法正确的是（）。
module mult_s (out, clk, a, b);
output [15:0] out;
input clk;
input signed [7:0] a;
input signed [7:0] b;
reg signed [7:0] a_reg;
reg signed [7:0] b_reg;
reg signed [15:0] out;
wire signed [15:0] mult_out;
assign mult_out = a_reg * b_reg;
always @ (posedge clk)
begin
a_reg <= a;
b_reg <= b;
out <= mult_out;
end
endmodule【多选题】
代码实现的是有符号乘法器
代码实现的是无符号乘法器
乘法器的输入操作数进行了pipeline寄存
乘法器的输出结果进行了pipeline寄存
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31.
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化。
对
错
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32.
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争。
对
错
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33.
DFT是指的静态时序分析。
对
错
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34.
按位运算或|的优先级高于按位运算与&。
对
错
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35.
不可以使用assign语句给variable数据类型赋值。
对
错
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36.
wire [n:0] a;表示声明了一个位宽为n的信号。
对
错
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37.
`timescale 1ps/1ns表述合法。
对
错
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38.
always中可以有assign语句。
对
错
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39.
assign语句中的延迟不可综合。
对
错
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40.
以下代码实现了一个带异步复位端口的8 位二进制加法器。
module test(cout,sum,,reset,clk,ina,inb,cin);
input cin;
input [7:0] ina,inb;input rest,clk;
output [7:0] sum;
output cout;
always @(posedge clk or negedge reset)
begin
if(~reset) qout<=0;
end
assign {cout,sum}=ina+inb+cin;
endmodule
对
错
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41.
FPGA中PLL的英文全称是（）。
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42.
Timing constraint 指的是（）
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43.
在verilog中，假设a=4’b0010，b=4’b1110，则a && b =（）。
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44.
时钟约束“create_clock -name clk100 -period 10 -waveform {0.00 5.00} [get_ports ClkIn]”
表示约束时钟的占空比为（）%。
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45.
在verilog中，assign c=a>b? a： b中，若a=4’b0010，b=4’b0001,则c=（）。
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46.
使用verilog硬件描述语言实现一个移位寄存器。
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47.
相对ARM、DSP等处理器，谈谈FPGA具有哪些优势？
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